походу ADC со встроенным буфером.
под такой, по сути, наверное, не требуется FPGA, данные наверное трамбуются циклически в буфер и забираются по параллельному интерфейсу
НО
так как канал всего один, то видимо это 2-канальный ADC по 250 msps, что даст при двойной, последовательной выборке - те же 500 msps
только вот какой резон, если параллельный интерфейс не сможет так быстро все это пропустить, а проц не обработает даже с учетом DMA
+ триггер выходит программный, а это значит - надо обсчитать все, сориентироваться по синхронизации, потом отрисовать интерфейс.. сам луч..
обработать прерывания кнопок управления итп.. гм
в неигрушечных приборах логика триггера реализовывается в FPGA,
а проц получает уже готовые, нужные выборки и занимается только визуализацией, и то! - тормозит часто
PS. а может и разогнанный какой 100-ка, до 500.. как в том же хантеке 40-ка разогнана в 3 раза и дает 250 msps
